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《Static Timing Analysis For Nanometer Designs》一书主要讲解的是如何运用静态时序分析解决纳米设计中的时序验证问题。
深亚微米和纳米级设计中对于互连线间的耦合效应(coupling effect)带来的噪声和串扰会对所设计的运行速度进行限制，所以需对其影响加以考虑。
1. 静态时序分析是什么
时序分析：解决设计中的各种时序问题
- 静态时序分析（Static Timing Analysis）：对于设计的分析是静态执行的，不依赖于输入端口的激励；其目的是验证设计是否可在预定的速度下不发生时序违例(Timing violation)，安全正常地运行；
- 时序仿真（Timing Simulation）：动态地执行对设计的分析，依赖于具体的激励/scenario，完成分析需要多组不同的特定的激励；
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STA对DUA（Design Under Analysis）只需分析一次，就可以对所有情况下设计中的全部路径进行所需的时序检查，其是完全和详尽的。
2. 数字设计流程
2.1 CMOS数字设计
实际上，STA在上述步骤中均有存在，而不是完全分隔开的。 例如，逻辑优化步骤中的时序分析引擎可用于识别优化器需要处理的关键路径。 同样，布局工具中集成的时序分析引擎可用于在布局逐步进行过程中保持设计的时序。
2.2 FPGA设计
FPGA的布线受限于通道，而提取寄生参数、执行STA的机制和CMOS数字设计流程相同。
2.3 异步设计
引申：什么是同步电路、异步电路设计
STA的原理也适用于异步设计，但在异步设计中会更加关注从一个信号到另一个信号的时序，而不是进行有可能不存在的建立时间与保持时间检查。 因此，异步设计中的时序检查一般是点到点时序检查或偏斜检查。 用于分析由耦合效应引起的毛刺的噪声分析适用于任何设计，包括同步设计与异步设计。同样，考虑到耦合响应对时序带来影响的噪声分析，对于异步设计也同样有效。
3. 不同阶段的静态时序分析
在逻辑设计阶段(未进行物理设计的门级)，STA可采用如下模型：
- 理想互连线或基于线负载模型的互连线；
- 具有时延和抖动估计值的理想时钟；
在物理设计阶段，除上述模型，STA还可以采用如下模型：
- 具有近似估计值的全局布线的互连线；具有近似寄生参数提取值的实际布线的互连线；具有可签收(signoff)精度寄生参数提取值的实际布线的互连线；
- 实际时钟树；
- 考虑串扰影响；不考虑串扰影响；
章节概述
- 讲解什么是静态时序分析，且其是如何用作时序验证的。同时介绍了能量和可靠性考量；
- 介绍了基本的CMOS逻辑和静态时序分析相关的术语；
- …
相关陌生术语：
- crosstalk（串扰）；
- netlist（网表）；
- fan-out（扇出）；
- CMOS logic gates（）；
- jitter（电子信号的抖动/晃动）；
- latency（时延）；
- cell library（器件库）；
- timing arcs（）；
- waveform slew（）；
- cell capacitance（器件电容）；
- timing modeling（）；
- interconnect parasitics（连接线寄生）；
- coupling（耦合）；
- pre-layout（）；
- post-layout interconnect modeling（）；
- timing violation（时序违例）；
相关知识：
- RC寄生模型：由于纳米级电路中互连线的尺寸会大于信号波长，电路中逻辑门时延和晶体管所引起的信号延迟会小于互连线所带来的延迟，其延迟效应不可忽略。因而涉及到了互连线寄生参数(RC，电阻电容)的提取问题。
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