关键词：
1、去北方城市go up to,去南方城市go down to;
2、you know the city shenyang?my family live up there.住在北方城市，沈阳。
3、turn it down/up调低/高点音量，turn it off=turn off sth关掉，is on上映，
4、keep it down小点声，look down on anybody轻视别人，look up on sb看好某人，
新手···搭讪美眉
1、looklikedeath看上去不好，examseason考试季；2、说某人看上去如何，就look..great..；3、howareyourecently,howarethings,howisitgoing表最近怎么样；4、morepowertoyou!听到对方的佳绩后的鼓励；5、groceryshopping买菜，grocerystore农贸商店，菜店，bruise... 查看详情
新手···毒舌揭短
1、thatwomanisrobbingthecradle结交比自己小很多的对象！2、todieavirgin到死都是老处男女；3、neurotic神经敏感，sensitive内容情感丰富，emotional情绪化的不稳定的；4、high-maintenance姑娘难伺候的主儿；5、she‘sgothimwrappedaroundherfingers.围着自... 查看详情
新手···男生那点事
1、alarmclockgooff闹钟响了，sleeprightthroughit睡过去了，timetogetup该起床，2、younameit你说的3、sleepin睡懒觉，赖床，youhavebeensleepingfor9hours（hour发奥的音）表睡了多久的；4、putyour发成噗嗤的音，5、lazybone懒虫，nosleepinginforyou不能睡懒... 查看详情
《刻意练习》如何从新手到大师安德斯·艾利克森罗伯特·普尔著
001引言天才存在吗我们的大闹拥有和莫扎特这样的“天才”相同的适应能力，“天才”只是更多地利用了这种适应能力。莫扎特的完美音高“天才”是训练的产物本书将告诉我们什么017第1章有目的的练习一旦某个人的表现达到... 查看详情
3.22课·········css样式表
CSS（CascadingStyleSheet，叠层样式表），作用是美化HTML网页。/*注释区域*/ 此为注释语法一、样式表（一）样式表的分类1.内联样式表 和HTML联合显示，控制精确，但是可重用性差，冗余较多。 例：<pstyle="font-s... 查看详情
verilog学习笔记基本语法篇·········运算符
VerilogHDL的语言的运算符的范围很广，按照其功能大概可以分为以下几类:(1)算术运算符+，-，*，/，% 优先顺序！~* / %+ -<< 查看详情
easyui问题小结（不定期更新·······）
项目中用到了EasyUI，本人以前也没用过，故记录下来开发过程中遇到的一些问题。1.combobox取值赋值的问题 取值：$("#comID").combobox(‘getValue‘); 赋值：$.post(‘url‘,data,function(result){ $("#comID").combobox({ data:resu... 查看详情
javascript·常见错误及用法习惯（新手入门）
...。您可以去验证一下： alert(height);2.数组与对象 新手可能会用到关联数组，这种用法不是一个好习惯。这时应该使用通用的对象（Object） 什么是关联数组？ 1 va 查看详情
verilog学习笔记基本语法篇········循环语句
在Verilog中存在着4种类型的循环语句，用来控制执行语句的执行次数。1）forever语句：连续执行的语句。2）repeat语句： 连续执行n次的语句。3）while语句： 执行语句，直至某个条件不满足。4）for语句： ... 查看详情
verilog学习笔记基本语法篇········结构说明语句
Verilog中的任何过程都可以属于以下四种结构的说明语句;1)initial; 2)always; 3)task; 4)function;1)initial说明语句；一个程序中的initial和always的次数是不受限制的，他们都是在仿真的一开始同时开始运行的。initial只执行一次，... 查看详情
verilog学习笔记基本语法篇········生成块
生成块可以动态的生成Verilog代码。可以用于对矢量中的多个位进行重复操作、多个模块的实例引用的重复操作、根据参数确定程序中是否包含某段代码。生成语句可以控制变量的声明、任务和函数的调用、还能对实例引用进行... 查看详情
verilog学习笔记基本语法篇········编译预处理
hVerilogHDL语言和C语言一样也提供编译预处理的功能。在Verilog中为了和一般的语句相区别，这些预处理语句以符号"`"开头，注意，这个字符位于主键盘的左上角，其对应的上键盘字符为"~",这个符号并不是单引号"‘".这里简单介绍... 查看详情
2-范数1-范数···
经验教训累积篇（不定时更新······）
1.有关导入数据至地理数据库的要素数据集：在数据库的要素数据集里导入要素时，最好选择单个要素转换，因为多个要素转换时，软件很容易卡住，我已经不止一次两次三次的卡在那儿了····有的时候在转换要素的过程... 查看详情
听风讲mvc丶——一言不合就撸码(未完待续······)
希望你看了此小随 可以实现自己的MVC框架 &nbs 查看详情
学习rbac用户·角色·权限·表
error:invalidallocationsize：·····bytes以及abort()hasbeencalled
把这两个Error放在一起，主要是因为在写代码的时候发现，他们有公共的错误。 （一）InvalidAllocationSize主要是因为new分配内存出了问题，从直观翻译来看，应该是内存分配长度无效。检查一下程序里面开辟动态内存的地方，... 查看详情
现有数列1/2；2/3；3/5；5/8······第十次出现的是什么？(代码片段)
publicstaticvoidmain(String[]args) inta=1; intb=2; inttemp; //循环10次 for(inti=0;i<=10;i++) //保存原来分子 temp=a; //将原分母赋给现在的分子 a=b; //将原来的分母+分子赋给现在的分母 ... 查看详情