关键词：
⭐本专栏针对FPGA进行入门学习，从数电中常见的逻辑代数讲起，结合Verilog HDL语言学习与仿真，主要对组合逻辑电路与时序逻辑电路进行分析与设计，对状态机FSM进行剖析与建模。
如何在modelsim中仿真quartus的bdf文件和ip核
...不是HDL级的功能仿真。首先需要将.bdf原理图文件转换为VerilogHDL等第三方EDA工具所支持的标准描述文件。在Quartus下，保持*.bdf为活动窗口状态，运行[File]/[Create/Update]/[CreateHDLDesignFileforCurrentFile]命令，在弹出窗口选择文件类型为Ver... 查看详情
veriloghdl的$display显示的信息在哪里？
我用的是quartusII9.0，代码如下：moduleadder(count,sum,a,b,cin); input[2:0]a,b; inputcin; outputcount; output[2:0]sum; assigncount,sum=a+b+cin; initial begin $display($time,); endendmodule$display等仿真系统函数是仿真用的，Quartus是不能综合的，要仿真的话要用其他... 查看详情
如何用quartusii进行逻辑综合
VerilogHDL是一种硬件描述语言（HDL:HardwareDiscriptionLanguage），是一种一文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。VerilogHDL和VHDL是目前... 查看详情
veriloghdl使用规范
本博文参考：《大规模逻辑设计指导书》，对于写出规范的代码，培养良好的代码风格颇有裨益。wireandregister一个reg变量只能在一个always语句中赋值；这个说明至关重要啊，如果不满足这个，也许仿真的时候没问题，但是综合时... 查看详情
veriloghdl基本语法规则
⭐本专栏针对FPGA进行入门学习，从数电中常见的逻辑代数讲起，结合VerilogHDL语言学习与仿真，主要对组合逻辑电路与时序逻辑电路进行分析与设计，对状态机FSM进行剖析与建模。 查看详情
veriloghdl门级建模
⭐本专栏针对FPGA进行入门学习，从数电中常见的逻辑代数讲起，结合VerilogHDL语言学习与仿真，主要对组合逻辑电路与时序逻辑电路进行分析与设计，对状态机FSM进行剖析与建模。 查看详情
veriloghdl函数与任务的使用
⭐本专栏针对FPGA进行入门学习，从数电中常见的逻辑代数讲起，结合VerilogHDL语言学习与仿真，主要对组合逻辑电路与时序逻辑电路进行分析与设计，对状态机FSM进行剖析与建模。 查看详情
基于veriloghdl的状态机描述方法
⭐本专栏针对FPGA进行入门学习，从数电中常见的逻辑代数讲起，结合VerilogHDL语言学习与仿真，主要对组合逻辑电路与时序逻辑电路进行分析与设计，对状态机FSM进行剖析与建模。 查看详情
fpga：veriloghdl程序的基本结构
⭐本专栏针对FPGA进行入门学习，从数电中常见的逻辑代数讲起，结合VerilogHDL语言学习与仿真，主要对组合逻辑电路与时序逻辑电路进行分析与设计，对状态机FSM进行剖析与建模。 查看详情
veriloghdl数据流建模与运算符
⭐本专栏针对FPGA进行入门学习，从数电中常见的逻辑代数讲起，结合VerilogHDL语言学习与仿真，主要对组合逻辑电路与时序逻辑电路进行分析与设计，对状态机FSM进行剖析与建模。 查看详情
veriloghdl中啥是综合？啥是模拟？
综合（Synthesis），是将RTL电路根据需求转换成门级网表的过程。首先你需要有一段行为级或RTL级HDL代码，然后根据你的需求进行约束（ASIC设计）或根据资源（FPGA）获得相应的门级的网表。模拟/仿真（Simulation），是将当前的代... 查看详情
你知道veriloghdl程序是如何构成的吗
本节通过硬件描述语言VerilogHDL对二十进制编码器的描述，介绍VerilogHDL程序的基本结构及特点。二十进制编码器及VerilogHDL描述二十进制编码器是数字电路中常用的电路单元，它的输入是代表0~9这10个输入端的状态信息。输入信号... 查看详情
什么是verilog语言？
VerilogHDL是目前应用最为广泛的硬件描述语言．VerilogHDL可以用来进行各种层次的逻辑设计，也可以进行数字系统的逻辑综合，仿真验证和时序分析等。 VerilogHDL适合算法级，寄存器级，逻辑级，门级和版图级等各个层次的设计... 查看详情
veriloghdl全加器的小问题（quartus）
想问一下，我这个全加器仿真波形为什么会是这样，我很纳闷。跪求大神解答，为什么在a，b都为0的时候，cout还是为1，还有，sum怎么凸起了一小部分，不懂啊刚开始学习FPGA吧。1.你的这个模块式组合逻辑，你加入clk，变成时序... 查看详情
fpga：逻辑功能的仿真与验证
⭐本专栏针对FPGA进行入门学习，从数电中常见的逻辑代数讲起，结合VerilogHDL语言学习与仿真，主要对组合逻辑电路与时序逻辑电路进行分析与设计，对状态机FSM进行剖析与建模。 查看详情
adb命令
...，当有多个设备时会返回错误-e-连接到唯一的正在运行的仿真器，当有多个仿真器时返回错误-s<specificdevice>-连接到指定序列号的设备或仿真器，会重写环境变量ANDROID_SERIAL-p& 查看详情
m序列码产生电路设计与仿真
⭐本专栏针对FPGA进行入门学习，从数电中常见的逻辑代数讲起，结合VerilogHDL语言学习与仿真，主要对组合逻辑电路与时序逻辑电路进行分析与设计，对状态机FSM进行剖析与建模。 查看详情
veriloghdl中moore有限状态机的初始状态。
moduleMooreFSM(A,ClkM,Z);inputA,ClkM;outputZ;regZ;parameters0=0,s1=1,s2=2,s3=3;reg[0:1]MooreState;always@(posedgeClkM)case(MooreState)、、这里最初的Moorestate是怎么确定的？s0:beginZ<=1;MooreState<=(!A)?s0:s2;ends1:beginZ<=0;MooreState<=(!A)?s0:s2;ends2:beginZ<=0;MooreSta... 查看详情